[집적회로공정 #12] Gate 모듈 ② — Spacer·S/D 형성·gate-last

안녕하세요! 반도체 자세하게 알려주는 "띵주"입니다. 🙂
집적회로공정 시리즈는 "모래(SiO₂) 한 줌을 어떻게 손바닥만 한 칩 속 수십억 개의 트랜지스터로 바꾸는가?" 를 한 단계씩 풀어가는 학문이에요. 지난 편에서는 gate stack의 "재료" 측면 — gate dielectric이 왜 자꾸 얇아져야 했고, leakage가 어떻게 그 한계를 그었으며, EOT/HKMG로 어떻게 그 벽을 넘었는지 — 를 다뤘죠.

그런데 트랜지스터를 만든다는 건 단순히 stack을 쌓는 일이 아니에요. 정확한 모양으로 잘라내고, 그 양옆에 spacer 라는 작은 벽을 세우고, 그 spacer가 만들어 준 자리에 source/drain을 두 번에 나눠서 박는 — 일종의 self-aligned 안무 가 필요해요. 오늘 답할 세 가지 질문이에요. ① 왜 gate를 source/drain보다 먼저 만들었나? — "self-aligned gate"라는 개념이 왜 결정적인가? ② spacer는 왜 세우나? — LDD/halo/deep S/D가 왜 두 번에 나뉘어 박혀야 하는가? ③ HKMG 시대엔 왜 "gate-last(replacement metal gate)"로 순서가 뒤집혔나?

💡 오늘의 학습 지도
① 1세대 트랜지스터의 misalignment 문제 → ② Self-aligned gate — gate가 곧 implant mask → ③ 단순 n⁺의 부작용(hot carrier injection)과 LDD의 등장 → ④ Spacer 만드는 법 — conformal CVD + anisotropic etch → ⑤ LDD → spacer → deep S/D → silicide의 전체 시퀀스 → ⑥ Gate-first vs gate-last(RMG) — 누가 anneal을 견디나.

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1. Self-aligned gate — 왜 gate를 먼저 만들었나

1960년대 후반의 초기 MOSFET 공정은 황당하게도 source/drain을 먼저 만들고, 그 다음에 gate를 그 위에 얹는 순서였어요. 문제는 사진 정렬(overlay) 정밀도예요. 두 mask 사이에 미세한 어긋남(overlay error)이 생기면 어떻게 될까요? 그림 1 왼쪽처럼 한쪽은 gate가 source 위로 들이밀어 오버랩이 커지고(여분의 gate-to-source capacitance), 반대쪽은 gate와 drain 사이에 맨살의 채널 영역이 남아 직렬저항이 크게 늘어나요. 트랜지스터가 좌우 비대칭이 되고 칩마다 특성이 흩어져 버려요.

[그림 1] (왼쪽) 두 mask로 정의하면 overlay error로 gate가 한쪽에 더 들어가요. (오른쪽) gate를 먼저 만들고 그 자체를 implant mask로 쓰면 — S/D의 가장자리가 자동으로 gate 가장자리와 일치해요. 한 번의 정렬만 신경 쓰면 돼요.

해결책이 너무도 우아했어요. gate를 먼저 만들고, 그 gate를 그대로 implant mask로 쓴다. 이게 1968년 Faggin·Sah 등이 제안한 self-aligned gate 구조예요. gate가 막은 영역엔 도판트가 못 들어가고, 노출된 부분에만 박혀요(그림 1 오른쪽). 그러니 S/D의 안쪽 가장자리는 물리적으로 gate의 가장자리와 같아져요. mask 한 장의 정확도가 그대로 트랜지스터의 정확도가 되는 거예요.

이 단순한 순서 바꿈이 두 가지 큰 효과를 가져왔어요. ① 오버랩 capacitance가 일정하게 통제됨 — 칩마다 거의 동일한 특성. ② drain 사이에 비저항 영역이 사라짐 — 직렬저항 최소화. 게다가 mask 정렬 정밀도 요구가 훨씬 느슨해졌어요. 이게 가능했던 건 gate 재료를 metal(Al)에서 poly-Si 로 바꾼 덕분이었어요. poly-Si는 ~1000 °C anneal을 견디니까, gate를 먼저 만들고 S/D 활성화 anneal까지 그대로 갈 수 있었거든요. self-aligned gate와 poly-Si는 한 묶음 결합이었어요.

⚡ 꼭 기억해 주세요!
"self-aligned gate" 는 단순한 공정 트릭이 아니에요. 이게 있어야 CMOS 미세화가 시작될 수 있었어요. gate 가장자리 = S/D 가장자리라는 자동 정렬이 없으면, 노드가 작아질수록 overlay error의 비중이 폭발해서 ~1 μm 노드 부근에서 이미 손을 들었을 거예요. 오늘도 모든 평면 CMOS 공정의 뼈대는 이 한 가지 아이디어예요.

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2. 그런데 너무 자연스러운 n⁺는 다른 문제를 만든다 — Hot carrier

self-aligned gate로 S/D를 한 방에 박으면 빠르고 간단해요. 그런데 90 nm 대 이후로 들어가면서 새 문제가 생겼어요. 채널과 n⁺ drain의 경계가 너무 가파르다(abrupt junction) 는 거예요. drain에 V_D를 걸면 그 전위차가 좁은 공핍 영역에 다 떨어져요. 거기서 전기장이 10⁵ V/cm 를 넘는 자리가 생겨요. 채널을 따라 흐르던 전자가 이 영역을 지나면서 풀무에 가열되듯 운동 에너지를 얻어요. 이게 hot carrier예요.

[그림 2] (왼쪽) abrupt n⁺ drain은 좁은 공핍 영역에서 E-field가 폭발해요. 가열된 전자가 oxide로 튀어 들어가 trap을 만들고 V_T를 천천히 시프트시켜요. (오른쪽) channel과 n⁺ 사이에 lightly-doped n^- (LDD)를 넣으면 그 영역에서 전압이 분담돼 peak field가 낮아져요.

가열된 전자는 두 가지 못된 짓을 해요. ① gate oxide로 점프해 들어감(hot carrier injection, HCI). 산소를 더해 dangling bond를 만들고 oxide 안에 trap을 남겨요. 그 trap이 시간이 갈수록 V_T를 천천히 시프트시켜 트랜지스터 특성을 떨어뜨려요. ② Si 격자와 충돌해 전자–정공 쌍을 만듦(impact ionization). 생성된 정공은 substrate로 흘러 가 substrate current가 늘어나고, 누설 경로를 만들어요.

해결책의 핵심 아이디어는 단순해요. 채널과 n⁺ 사이에 도핑이 더 옅은 영역을 살짝 끼워 넣어, 전압이 그 영역에 분담되게 한다. 이게 LDD (Lightly Doped Drain) 예요(그림 2 오른쪽). 같은 V_D가 걸려도 lightly doped 영역의 저항이 일부 전압을 흡수해서, drain 가장자리의 peak E-field가 낮아지고 길게 펴져요. hot carrier가 만들어질 가능성이 자릿수 단위로 떨어져요.

🔍 잠깐, LDD는 그냥 도핑을 옅게 박은 거예요?
거의요. 보통 As 또는 P 이온을 ~10¹³ cm^-2 의 낮은 dose로, 그리고 낮은 에너지(~5~20 keV) 로 shallow하게 박아요. 같은 영역에 나중에 박을 deep S/D는 ~10¹⁵ cm^-2 의 100배 높은 dose예요. 이 두 dose를 서로 다른 영역에 박으려면 — 채널과 가까운 자리엔 옅게, 멀리엔 진하게 — 정확한 마스킹이 필요해요. 그 역할을 하는 게 다음 절의 spacer 예요.

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3. Spacer 만드는 법 — conformal CVD + anisotropic etch

spacer는 gate의 양옆 벽에 붙어 있는 작은 삼각형 모양의 절연체예요(보통 SiO₂ 또는 Si₃N₄). 두께는 5~30 nm 정도. 어떻게 이렇게 정확히 gate의 옆면에만 만들 수 있을까요? 두 단계 트릭이에요(그림 3).

[그림 3] (1) gate를 패턴한 다음 (2) 얇은 SiO₂/Si₃N₄를 표면 전체 에 균일하게 conformal CVD로 덮어요. (3) 위에서 아래로만 깎는 anisotropic 플라즈마 etch(RIE)를 걸면 평면은 다 깎이고 — 측벽처럼 두께가 큰 부분만 살아남아 spacer가 돼요.

(1) Conformal CVD. 얇은 절연체(SiO₂ 또는 Si₃N₄)를 CVD로 표면 전체에 균일하게 덮어요. conformal 이라는 건 평평한 위, gate의 윗면, gate의 옆면, 어디든 같은 두께로 쌓인다는 뜻이에요. 그 결과 gate가 두꺼운 옷을 입은 모양이 돼요.

(2) Anisotropic etch. 이걸 그냥 wet etch로 깎으면 모든 방향이 같은 속도로 깎여서 옷이 그대로 벗겨질 뿐이에요. 그런데 플라즈마 RIE는 이온을 수직 으로 가속해서 — 위에서 아래로만 강하게 깎아요. 평면(수직 두께 = 한 겹)은 한 겹 두께만큼 깎으면 사라져요. 그런데 gate의 측벽은 수직 방향으로 두께가 매우 길거든요 — 위에서 보면 등의 한 겹만 보이지만 옆에서 보면 측벽 전체가 두께예요. 같은 시간에 같은 수직 두께만 깎이니, 평면이 다 깎였을 때 측벽엔 옷이 그대로 남아 있어요. 위쪽 모서리는 살짝 깎여 둥근 삼각형이 돼요. 이게 spacer예요.

🔍 잠깐, "conformal" 이 안 되면요?
spacer의 모양이 일정해야 그 뒤에 박는 S/D 위치가 일정해져요. CVD 중에서도 LPCVD, PECVD, 또는 ALD가 좋은 conformality를 줘요. 특히 ALD는 한 원자층씩 자기 제한적으로 쌓이기 때문에 측벽 두께가 평면 두께와 거의 100% 일치해요. 미세 노드에선 spacer를 ALD-SiN으로 만드는 게 일반적이에요.

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4. 전체 시퀀스 — LDD → spacer → deep S/D → silicide

이제 모든 조각을 시간 순서로 이어 봐요. self-aligned + LDD + spacer를 묶으면 그림 4처럼 4 단계 안무가 나와요.

[그림 4] (a) gate를 mask로 LDD를 옅고 얕게 박아요. (b) conformal CVD + anisotropic etch로 gate 옆에 spacer를 만들어요. (c) 이번엔 spacer까지 mask로 써서 deep S/D를 진하고 깊게 박아요 — spacer 밑은 LDD만 남아요. (d) 활성화 anneal과 silicide(NiSi)로 contact 저항을 낮춰요.

(a) LDD implant. gate 패턴이 끝난 직후, 아직 spacer가 없는 상태에서 가벼운 n-type 이온을 박아요. 도판트는 채널 바로 옆까지 들어가서 얕고 옅은 n^- 영역을 만들어요. 이게 channel ↔ n⁺ 사이의 완충 영역이에요.

(b) Spacer formation. 위 3절 그대로. SiO₂나 Si₃N₄를 conformal 증착 후 anisotropic etch. 결과적으로 gate 양옆에 ~10~30 nm 폭의 spacer가 생겨요. 이 spacer는 이제 두 번째 implant의 mask 역할이에요.

(c) Deep S/D implant. 이번엔 높은 dose, 높은 에너지 의 As를 박아요. 이온은 노출된 Si엔 깊게 들어가고, spacer 아래는 막혀요. 그래서 채널 바로 옆엔 LDD(n^-)만 남고, 그 바깥에 deep n⁺ S/D가 형성돼요. 같은 자리에 두 가지 깊이/농도의 도핑 프로파일이 만들어지는 거예요 — 모두 gate와 spacer 한 쌍에 의해 self-align된 상태로.

(d) Activation anneal + silicide. 박은 도판트를 RTA(~1000 °C, 수 초)로 활성화시키고 격자 손상을 회복시켜요(이온주입 편에서 다뤘죠). 마지막으로 노출된 Si와 poly-Si gate 윗면에 Ni를 얇게 증착하고 가열하면 — Ni가 Si와 반응해 NiSi(니켈 실리사이드) 가 돼요. 비반응 Ni는 selective wet etch로 벗겨내면 끝. NiSi의 비저항은 ~15 µΩ·cm로 도핑된 Si보다 100배 낮아서 contact 저항을 크게 떨어뜨려요. 이게 salicide(self-aligned silicide) 라는 이름의 유래예요 — 별도 mask 없이 노출된 Si에만 자동으로 형성되거든요.

⚡ 꼭 기억해 주세요!
이 시퀀스의 미덕은 모든 단계가 한 번의 mask 정렬(gate 패턴)에 묶여 있다 는 점이에요. LDD도 deep S/D도 silicide도 — 모두 gate(+spacer)의 그림자에 의해 자동 정렬돼요. 그래서 nm 단위의 정렬이 필요한 영역들이 mask 사이의 overlay error로부터 자유로워요. "한 번의 정렬, 평생의 정렬" 이 평면 CMOS의 핵심 안무예요.

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5. Gate-first vs gate-last — HKMG가 순서를 뒤집은 이유

여기까지가 ~65 nm 시대의 표준 흐름이었어요. 그런데 지난 편에서 본 것처럼 45 nm 노드부터는 gate stack 자체가 HfO₂ + metal 로 바뀌었죠. 그러면 위 시퀀스에 한 가지 큰 문제가 생겨요. "S/D activation anneal(~1000 °C, RTA)을 metal gate가 견딜 수 있나?"

[그림 5] (위) gate-first는 옛 poly-Si 흐름과 같아요. metal을 먼저 깐 다음 S/D + 고온 anneal까지 그대로 가요. (아래) gate-last는 dummy poly-Si로 모양을 잡고, anneal까지 모두 끝낸 다음, dummy를 빼내고 그 자리에 high-κ + metal을 채워 넣어요.

Gate-first (FUSI / IBM 계열). 옛 흐름을 그대로 유지해요. HfO₂ + metal을 먼저 증착하고 패턴 → LDD → spacer → deep S/D → 고온 anneal → 컨택. 단순하고 공정 단계가 적어요. 단, metal이 1000 °C를 견뎌야 해요. 게다가 이 anneal 동안 metal과 HfO₂ 사이에 일함수 시프트가 일어나는 게 큰 문제였어요. nMOS용 일함수가 낮은 metal일수록 더 잘 변해요. 결국 V_T 제어가 어려워졌어요.

Gate-last (replacement metal gate, RMG; Intel 45 nm 이후). 순서를 한 번 더 뒤집어요. (1) 일단 진짜 metal 대신 "dummy poly-Si" 로 gate 모양을 잡아요. (2) LDD → spacer → deep S/D를 모두 dummy 상태에서 하고 (3) 고온 anneal까지 끝내요. (4) 표면을 ILD(층간절연체)로 덮은 다음 CMP로 dummy 윗면을 노출시켜요. (5) selective wet etch로 dummy poly-Si만 골라내면 그 자리에 spacer로 둘러싸인 "trench" 가 남아요. (6) 그 trench 바닥에 ALD로 HfO₂를 깔고, 그 위에 nMOS/pMOS 용 일함수 metal을 따로 깔고, 마지막으로 fill metal(W 또는 Al)로 채워요. CMP로 평탄화하면 끝.

gate-last의 미덕은 "진짜 metal은 anneal을 한 번도 안 거친다" 는 점이에요. 일함수가 그대로 보존되고, 일함수 튜닝의 자유도가 활짝 열려요. 단점은 단계 수가 늘고, CMP·selective etch 정밀도가 매우 높아야 한다는 점. Intel은 45 nm부터 gate-last를 채택했고, TSMC도 20 nm 노드부터 gate-last로 전환했어요. 오늘날 leading-edge에선 사실상 표준이에요.

🔍 잠깐, dummy poly를 정확히 어떻게 빼내요?
spacer는 SiN, dummy는 poly-Si, 주변은 SiO₂ ILD예요. TMAH 또는 NH₄OH 기반의 wet etchant가 poly-Si는 잘 깎고 SiN/SiO₂는 거의 안 깎아요. 그래서 spacer로 정확히 둘러싸인 모양 그대로 trench가 비어요. 그 다음 ALD로 high-κ → metal → fill metal을 순서대로 채워 넣으면 끝이에요. ALD가 conformal하니 좁고 깊은 trench도 채워져요.

항목	Gate-first	Gate-last (RMG)
Gate 재료가 만나는 max 온도	~1000 °C	~400 °C
공정 단계 수	적음	많음 (CMP, selective etch 추가)
일함수 튜닝 자유도	낮음 (anneal 중 시프트)	높음 (anneal 후 metal)
대표 채택	IBM 32/28 nm	Intel 45 nm 이후, TSMC 20 nm 이후

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6. 트랜지스터 한 개의 완성도

지난 편과 이번 편을 합치면 — gate stack의 재료부터 패터닝, spacer, S/D, silicide, 그리고 HKMG의 두 가지 시퀀스(gate-first/gate-last)까지 — "한 트랜지스터를 만든다" 는 작업이 어떻게 짜이는지가 한 묶음으로 정리됐어요. 이걸 잘게 쪼개 보면 각 단계가 앞 편들에서 다룬 단위공정의 결합이에요. gate dielectric(산화공정), gate 패턴(리소그래피·에칭), LDD/S/D(이온주입·anneal), spacer(CVD·RIE), silicide(증착·반응). 단위공정들이 안무처럼 정확한 순서로 엮여야 하나의 동작하는 트랜지스터가 나와요.

그리고 self-alignment 라는 한 가지 거대 원리가 이 모든 안무를 가능하게 만들어요. gate 한 번의 정렬로 S/D, spacer, LDD, silicide 모두의 위치가 자동으로 정해져요. 미세화 시대에도 정밀도가 깨지지 않는 비결이에요.

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7. 오늘의 한 줄 정리

오늘 다룬 내용을 한 문장으로 압축하면 이렇게 돼요.

Gate를 먼저 만들면 S/D는 자동으로 정렬되고(self-aligned), 그 양옆에 spacer를 세우면 LDD와 deep S/D가 두 단계로 정확한 자리에 박혀요(salicide까지 같은 원리). HKMG 시대엔 dummy poly로 모양만 잡고 anneal을 끝낸 다음 진짜 metal을 채워 넣는 gate-last 흐름이 표준이 됐어요. 평면 CMOS의 모든 미세 정밀도는 "self-alignment" 라는 한 가지 안무에서 나와요.

이렇게 트랜지스터 한 개의 형태와 만들기는 정리됐어요. 그런데 — 이 모든 단계의 시작은 결국 "원하는 모양을 wafer 위에 어떻게 그리나" 예요. self-aligned gate도 결국 gate 한 장을 정확히 그리는 능력이 있어야 의미가 있고, spacer가 잘 만들어지려면 그 mask가 정확해야 하죠. 다음 편의 주제 — lithography — 가 바로 이 "그리기"의 학문이에요.

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💡 다음 편 예고 — [집적회로공정 #13] 리소그래피 ① — 광학 원리·PR·mask·해상도
사진을 찍어 패턴을 옮기는 광학공정의 가장 기초를 다뤄요. 왜 빛으로 그릴까?, positive PR vs negative PR의 차이는?, mask의 구조, 그리고 가장 결정적인 한 가지 — "왜 더 작은 패턴을 그리려면 더 짧은 파장의 빛이 필요할까?(Rayleigh 해상도 공식)" 를 단계별로 풀어요.